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| LEADER |
00000cam#a22000003a#4500 |
| 001 |
INGC-MON-07918 |
| 003 |
AR-LpUFI |
| 005 |
20221019003519.0 |
| 008 |
060510s20/08/99 ||| fr||||| |0 0|spa d |
| 080 |
|
|
|a TF-ELO-396
|
| 100 |
0 |
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|a Idiart, Marco.
|9 279176
|
| 245 |
0 |
0 |
|a Diseño electrónico utilizando el Método TOP-DOWN
|
| 260 |
|
|
|a La Plata :
|b Departamento de Electrotecnia,
|c 20/08/99.
|
| 440 |
0 |
0 |
|a Trabajo Final de Electrónica ; 396
|9 279177
|
| 502 |
|
|
|a Trabajo Final de Electrónica
|
| 650 |
1 |
4 |
|a CPLD
|9 279178
|
| 650 |
1 |
4 |
|a FPGA, LÓGICA PROGRAMABLE
|9 279179
|
| 700 |
0 |
|
|a Battaiotto, Pedro Eduardo,
|e dir.
|9 273028
|
| 942 |
|
|
|c PRO
|6 _
|
| 959 |
|
|
|a MON
|
| 960 |
|
|
|a 8238
|
| 970 |
|
|
|a Registro convertido en forma automatizada
|
| 990 |
|
|
|a AER
|
| 999 |
|
|
|c 7916
|d 7916
|
| 040 |
|
|
|a AR-LpUFI
|c AR-LpUFI
|
